2019.07.11

IDG 블로그 | 인텔의 새 3D 칩 패키징이 서버 프로세서에 중요한 이유

Andi Patrizio | Network World
인텔이 자사의 EMIB(Embedded Multi-Die Interconnect Bridge) 기술과 포베로스 3D 패키지의 세부 내용, 향후로드맵을 발표했다. 이 소식은 지극히 인텔 내부의 혁신이자 관련 전문가만 관심을 가질 만한 내용으로 보인다. 하지만 그렇지 않다.
 
ⓒ Intel/GettyImagesBank

칩 패키징은 칩의 전기신호와 전력의 경로를 정하는 방식으로, 반도체 영역에서 언제나 결정적인 역할을 한다. 그리고 인텔이나 AMD처럼 무어의 법칙에 압박을 받는 칩 제조업체에는 점점 더 중요한 요소가 되고 있다. 

3D 적층 기술이 등장하면서 첨단 패키징 기법은 좀 더 복잡한 반도체 설계가 가능해지면서 기존의 한계를 깨고 있다. 이 때문에 NAND 플래시에서는 최대 96층까지 쌓으면서 표준으로 자리 잡았다.

CPU는 설계는 약간 다르다. 공정이 축소되고 있음에도 칩은 더 많은 코어와 캐시를 추가하면서 점점 커지고 있다. 그 결과 열 집적도와 지연을 유발해 데이터가 칩을 우회해 이동해야 하는 상황에 이르렀다.

AMD는 이 문제를 에픽 서버 칩에서 해결했다. 하나의 실리콘 다이에 32코어를 집적하는 것이 아니라 4개의 이른바 ‘치플렛(Chiplet)’으로 나누어 8개의 코어를 담고 각 치플렛을 초고속 상호 연결 기술로 잇는 방식이다. 이를 통해 발열을 억제하면서 더 많은 코어를 담을 수 있다.

인텔은 AMD의 아이디어를 처음에는 무시하다가 슬그머니 자사 제품에 적용하는 경향이 있다. 멀티코어, 64비트 컴퓨팅, CPU 상의 메모리 컨트롤러 등이 대표적인 예다. 이번에 인텔은 co-EMIB란 기술을 도입했다. 에픽처럼 2개 이상의 포베로스 3D 적층 치플렛을 연결하는 기술이다.

포베로스는 이미 프로덕션에 적용된 기술로, 인텔의 스트라틱스(Stratix) 10 FPGA, 라데온 그래픽을 통합한 8세대 인텔 코어 프로세서, 인텔의 차기 레이크필드 하이브리드 CPU에 적용한다.

하지만 포베로스와 Co-EMIB는 과도기적 해법이다. 장기적으로 인텔은 ODI(Omni-Directional Interconnect)를 개발하고 있다. ODI는 Co-EMIB처럼 수평 플레인의 커뮤니케이션은 물론 3D 적층용으로 TSV(Through-Silicon Vias)를 사용한다. 인텔은 TSV가 더 낮은 저항을 제공해 더 강력한 성능과 낮은 지연, 그리고 칩과 패키지 기반 간의 고대역폭 경로를 제공한다고 설명했다. 물론 TSV의 너무나 비싼 제조 공정은 과제로 남아있다. 웨이퍼 비용이 30% 이상 증가하는데, 인텔이 이 비용을 감수하지 않으면 고객이 떠안아야 한다.

이들 기술은 CPU와 FPGA의 성능을 획기적으로 개선하는 데 결정적인 역할을 할 것으로 기대된다. AI나 머신러닝, 분석 같은 데이터 집약적인 애플리케이션이 데이터센터를 장악하면서 성능에 대한 압박도 점점 거세지고 있다. 그리고 대용량 단일 칩 설계는 분명 한계점에 도달했다. Co-EMIB와 ODI는 이런 한계를 극복하고 지속적인 성능 향상이 가능한 새로운 설계의 가능성을 보여준다.  editor@itworld.co.kr


2019.07.11

IDG 블로그 | 인텔의 새 3D 칩 패키징이 서버 프로세서에 중요한 이유

Andi Patrizio | Network World
인텔이 자사의 EMIB(Embedded Multi-Die Interconnect Bridge) 기술과 포베로스 3D 패키지의 세부 내용, 향후로드맵을 발표했다. 이 소식은 지극히 인텔 내부의 혁신이자 관련 전문가만 관심을 가질 만한 내용으로 보인다. 하지만 그렇지 않다.
 
ⓒ Intel/GettyImagesBank

칩 패키징은 칩의 전기신호와 전력의 경로를 정하는 방식으로, 반도체 영역에서 언제나 결정적인 역할을 한다. 그리고 인텔이나 AMD처럼 무어의 법칙에 압박을 받는 칩 제조업체에는 점점 더 중요한 요소가 되고 있다. 

3D 적층 기술이 등장하면서 첨단 패키징 기법은 좀 더 복잡한 반도체 설계가 가능해지면서 기존의 한계를 깨고 있다. 이 때문에 NAND 플래시에서는 최대 96층까지 쌓으면서 표준으로 자리 잡았다.

CPU는 설계는 약간 다르다. 공정이 축소되고 있음에도 칩은 더 많은 코어와 캐시를 추가하면서 점점 커지고 있다. 그 결과 열 집적도와 지연을 유발해 데이터가 칩을 우회해 이동해야 하는 상황에 이르렀다.

AMD는 이 문제를 에픽 서버 칩에서 해결했다. 하나의 실리콘 다이에 32코어를 집적하는 것이 아니라 4개의 이른바 ‘치플렛(Chiplet)’으로 나누어 8개의 코어를 담고 각 치플렛을 초고속 상호 연결 기술로 잇는 방식이다. 이를 통해 발열을 억제하면서 더 많은 코어를 담을 수 있다.

인텔은 AMD의 아이디어를 처음에는 무시하다가 슬그머니 자사 제품에 적용하는 경향이 있다. 멀티코어, 64비트 컴퓨팅, CPU 상의 메모리 컨트롤러 등이 대표적인 예다. 이번에 인텔은 co-EMIB란 기술을 도입했다. 에픽처럼 2개 이상의 포베로스 3D 적층 치플렛을 연결하는 기술이다.

포베로스는 이미 프로덕션에 적용된 기술로, 인텔의 스트라틱스(Stratix) 10 FPGA, 라데온 그래픽을 통합한 8세대 인텔 코어 프로세서, 인텔의 차기 레이크필드 하이브리드 CPU에 적용한다.

하지만 포베로스와 Co-EMIB는 과도기적 해법이다. 장기적으로 인텔은 ODI(Omni-Directional Interconnect)를 개발하고 있다. ODI는 Co-EMIB처럼 수평 플레인의 커뮤니케이션은 물론 3D 적층용으로 TSV(Through-Silicon Vias)를 사용한다. 인텔은 TSV가 더 낮은 저항을 제공해 더 강력한 성능과 낮은 지연, 그리고 칩과 패키지 기반 간의 고대역폭 경로를 제공한다고 설명했다. 물론 TSV의 너무나 비싼 제조 공정은 과제로 남아있다. 웨이퍼 비용이 30% 이상 증가하는데, 인텔이 이 비용을 감수하지 않으면 고객이 떠안아야 한다.

이들 기술은 CPU와 FPGA의 성능을 획기적으로 개선하는 데 결정적인 역할을 할 것으로 기대된다. AI나 머신러닝, 분석 같은 데이터 집약적인 애플리케이션이 데이터센터를 장악하면서 성능에 대한 압박도 점점 거세지고 있다. 그리고 대용량 단일 칩 설계는 분명 한계점에 도달했다. Co-EMIB와 ODI는 이런 한계를 극복하고 지속적인 성능 향상이 가능한 새로운 설계의 가능성을 보여준다.  editor@itworld.co.kr


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